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[Etc] [Press Release] Emergence of Negative Capacitance in Multidomain Ferroelectric–Paraelectric Nanocapacitors at Finite Bias：Professor Satoshi Watanabe,Department of Materials Engineering,Assistant Professor Shusuke Kasamatsu,Institute for Solid State
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- 글쓴이 관리자
- 작성일 2016-03-29 19:49:04
- 조회수 1336
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The emergence of negative capacitance in the ultrathin ferroelectric/paraelectric bilayer capacitor under electrical bias is examined using first-principles simulation. An antiferroelectric-like behavior is predicted, and negative capacitance is shown to emerge when the monodomain state becomes stable after bias application. The polydomain–monodomain transition is also shown to be a source of capacitance enhancement. 強誘電体薄膜における「負の誘電率」発現の原子論的シミュレーションに成功 －半導体デバイス微細化への道を拓く－：マテリアル工学専攻 渡邉聡 教授、物性研究所 笠松秀輔 助教半導体デバイスでは、電極に電子を充電したり放電したりすることでon/offのスイッチや、データの読み書きを行っています。そして、コンピュータの演算性能やデータ容量の増大は、半導体デバイスを小型化してより狭い面積に敷き詰める微細加工技術によって支えられています。小型化しても同じように動作させるためには、電気容量と呼ばれる、電圧を加えたときに電子を蓄える能力を維持する必要があり、言い換えれば、面積あたりの電気容量を高める必要があります。面積あたりの電気容量は、デバイス中で電気を通さない絶縁体部分の誘電率に比例し、その厚さに概ね反比例しますが、現状では、誘電率の向上も薄膜化も物理的な限界に近づいています。 そこで最近、「負の誘電率」という、外から加えた電圧を増幅させる性質を有する物質を利用することで、薄膜化を進めずに電気容量を増やすという提案がなされています。東京大学物性研究所笠松助教らの研究グループは、原子・電子の動きを予測する原子論的なシミュレーションをスーパーコンピュータ上で行うことで、デバイス中の原子数個分の厚さの強誘電体薄膜に電圧を加えたときに、分極ドメイン構造が消失することで負の誘電率が発現する機構を初めて明らかにしました。 この成果により、強誘電体の負の誘電率のデバイス応用について理論的な裏付けがなされました。半導体デバイスのさらなる微細化・集積化によるコンピュータやスマートフォンなどの高性能化が期待されます。
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